數(shù)字電路

　　1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)

　　2、什么是同步邏輯和異步邏輯?(漢王筆試)

　　同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。

　　電路設(shè)計可分類為同步電路和非同步電路設(shè)計。同步電路利用時鐘脈衝使其子系統(tǒng)同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優(yōu)點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設(shè)計，也開始採用非同步電路設(shè)計。

　　異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。

　　3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求?(漢王筆試)

　　線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)(漏極或者集電極開路)，由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應(yīng)加一個上拉電阻。(線或則是下拉電阻)

　　4、什么是Setup 和Holdup時間?(漢王筆試)

　　5、setup和holdup時間,區(qū)別.(南山之橋)

　　6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。(未知)

　　7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。(威盛VIA

　　2003.11.06 上海筆試試題)

　　Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上升沿有效)T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

　　建立時間(Setup Time)和保持時間(Hold time)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)

　　metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

　　8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。(仕蘭微電子)

　　9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)

　　在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。

　　10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)

　　常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之

　　間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需

　　要在輸出端口加一上拉電阻接到5V或者12V。

　　cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.

　　ttl的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.

　　用cmos可直接驅(qū)動ttl;加上拉后,ttl可驅(qū)動cmos.

　　11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)

　　亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。