1 什么是Setup 和Holdup時(shí)間?

　　建立時(shí)間(Setup Time)和保持時(shí)間(Hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信

　　號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間，

　　見圖1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)

　　metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)

　　間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

　　圖1 建立時(shí)間和保持時(shí)間示意圖

　　2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?

　　在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一

　　致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。

　　解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

　　3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?

　　Verilog描述：

　　module divide2( clk , clk_o, reset);

　　input clk , reset;

　　output clk_o;

　　wire in;

　　reg out ;

　　always @ ( posedge clk or posedge reset)

　　if ( reset)

　　out <= 0;

　　else

　　out <= in;

　　assign in = ~out;

　　assign clk_o = out;

　　endmodule

　　圖形描述：

　　4 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?

　　線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不

　　用oc門可能使灌電流過大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。

　　5 什么是同步邏輯和異步邏輯?

　　同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

　　6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接

　　口、所存器/緩沖器)。

　　7 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?

　　常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間

　　，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要

　　在輸出端口加一上拉電阻接到5V或者12V。

　　8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：你所知道的可編程邏輯器件有哪些?

　　PAL，PLD，CPLD，F(xiàn)PGA。

　　9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input [7:0] d;

　　output [7:0] q;

　　reg [7:0] q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包

　　括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題?電源的穩(wěn)定，

　　電容的選取，以及布局的大小。

　　11 用邏輯門和cmos電路實(shí)現(xiàn)ab+cd

　　12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或

　　13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。

　　Delay < period - setup - hold

　　14 如何解決亞穩(wěn)態(tài)

　　亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入

　　亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的

　　電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且

　　這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。

　　15 用verilog/vhdl寫一個(gè)fifo控制器包括空，滿，半滿信號(hào)。

　　16 用verilog/vddl檢測(cè)stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫。

　　17 用mos管搭出一個(gè)二輸入與非門。

　　18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。

　　19 名詞IRQ,BIOS,USB,VHDL,SDR

　　IRQ: Interrupt ReQuest

　　BIOS: Basic Input Output System

　　USB: Universal Serial Bus

　　VHDL: VHIC Hardware Description Language

　　SDR: Single Data Rate

　　20 unix 命令cp -r, rm,uname

　　21 用波形表示D觸發(fā)器的功能

　　22 寫異步D觸發(fā)器的verilog module

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input d;

　　output q;

　　reg q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　23 What is PC Chipset?

　　芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為

　　北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA

　　/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC(鍵盤控制器)、RTC(實(shí)時(shí)時(shí)鐘

　　控制器)、USB(通用串行總線)、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI(高級(jí)能

　　源管理)等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋(Host Bridge)。

　　除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的

　　8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB

　　直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。

　　24 用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器

　　25 畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢

　　EE面試題

　　一、模擬電路設(shè)計(jì)

　　基礎(chǔ)知識(shí)(筆試時(shí)候容易遇到的題目)

　　1.最基本的如三極管曲線特性(太低極了點(diǎn))

　　2.基本放大電路(電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器)，種類，優(yōu)

　　缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因

　　3.反饋之類(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋)，如：

　　負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線

　　性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用)

　　4.頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法

　　5.鎖相環(huán)電路組成，振蕩器(比如用D觸發(fā)器如何搭)

　　6.A/D電路組成、工作原理

　　如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。

　　太底層的MOS管物理特性感覺一般不大會(huì)作為筆試面試題，因?yàn)槿�是微電子物理，�?/p>

　　式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。

　　IC設(shè)計(jì)的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當(dāng)然也要大概會(huì)操作。

　　實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問到)

　　如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會(huì)針

　　對(duì)簡(jiǎn)歷上你所寫做過的東西具體問，肯定會(huì)問得很細(xì)(所以別把什么都寫上，精通之類

　　的詞也別用太多了)，這個(gè)東西各個(gè)人就不一樣了，不好說什么了。

　　二、數(shù)字電路設(shè)計(jì)

　　當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器;

　　邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)

　　點(diǎn))，全加器等等;

　　比如：設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)

　　1.畫出fsm(有限狀態(tài)機(jī));

　　2.用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求;

　　系統(tǒng)方面：如果簡(jiǎn)歷上還說做過cpu之類，就會(huì)問到諸如cpu如何工作，流水線之類的問題。

　　三、單片機(jī)、DSP、FPGA、嵌入式方面(從沒碰過，就大概知道幾個(gè)名字胡扯幾句，歡迎拍磚，也歡迎牛人幫忙補(bǔ)充)

　　如單片機(jī)中斷幾個(gè)/類型，編中斷程序注意什么問題;

　　DSP的結(jié)構(gòu)(哈佛結(jié)構(gòu));

　　嵌入式處理器類型(如ARM)，操作系統(tǒng)種類(Vxworks,ucos,winCE,linux)，操作系統(tǒng)方面偏CS方向了，在CS篇里面講了;

　　四、信號(hào)系統(tǒng)基礎(chǔ)

　　拉氏變換與Z變換公式等類似東西，隨便翻翻書把

　　如.h(n)=-a*h(n-1)+b*δ(n)

　　a.求h(n)的z變換;

　　b.問該系統(tǒng)是否為穩(wěn)定系統(tǒng);

　　c.寫出FIR數(shù)字濾波器的差分方程;

　　以往各種筆試題舉例：

　　利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'

　　用mos管搭出一個(gè)二輸入與非門。 用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器

　　用運(yùn)算放大器組成一個(gè)10倍的放大器微波電路的匹配電阻。

　　名詞解釋，無(wú)聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BI

　　OS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IR IIR DFT(離散傅立葉

　　變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡

　　共同的注意點(diǎn)

　　1.一般情況下，面試官主要根據(jù)你的簡(jiǎn)歷提問，所以一定要對(duì)自己負(fù)責(zé)，把簡(jiǎn)歷上的東

　　西搞明白;

　　2.個(gè)別招聘針對(duì)性特別強(qiáng)，就招目前他們確的方向的人，這種情況下，就要投其所好，

　　盡量介紹其所關(guān)心的東西。

　　3.其實(shí)技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺得有些難。所以最好在面試

　　前把該看的書看看。

　　4.雖然說技術(shù)面試是實(shí)力的較量與體現(xiàn)，但是不可否認(rèn)，由于不用面試官/公司所專領(lǐng)域

　　及愛好不同，也有面試也有很大的偶然性，需要冷靜對(duì)待。不能因?yàn)楸痪�，就否認(rèn)自己

　　或責(zé)罵公司。

　　5.面試時(shí)要take it easy，對(duì)越是自己鐘情的公司越要這樣。

　　Infineon筆試試題

　　1.畫出CMOS晶體管的CROSS-OVER圖(應(yīng)該是縱剖面圖)，給出所有可能的傳輸特性和轉(zhuǎn)移特性。

　　2.畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。

　　3.給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性(就是個(gè)積分電路)，并求輸出端某點(diǎn)的 rise/fall時(shí)間。

　　4.給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖根據(jù)輸入波形畫出各點(diǎn)波形。

　　5.給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓

　　6.給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》(作者楊頌華、馮毛官)205頁(yè)

　　圖9-14b)，問你有什么辦法提高refresh time，總共有5個(gè)問題，記不起來了(降低溫度，增大電容存儲(chǔ)容量)

　　7.編一個(gè)簡(jiǎn)單的求n!的程序

　　8.sketch 連續(xù)正弦信號(hào)和連續(xù)矩形波(都有圖)的傅立葉變換若干題目

　　1。集成電路設(shè)計(jì)前端流程及工具。

　　先介紹下IC開發(fā)流程：

　　1.)代碼輸入(design input)

　　用vhdl或者是verilog語(yǔ)言來完成器件的功能描述，生成hdl代碼

　　語(yǔ)言輸入工具：SUMMIT VISUALHDL

　　MENTOR RENIOR

　　圖形輸入: composer(cadence);

　　viewlogic (viewdraw)

　　2.)電路仿真(circuit simulation)

　　將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確

　　數(shù)字電路仿真工具：

　　Verolog： CADENCE Verolig-XL

　　SYNOPSYS VCS

　　MENTOR Modle-sim

　　VHDL : CADENCE NC-vhdl

　　SYNOPSYS VSS

　　MENTOR Modle-sim

　　模擬電路仿真工具：

　　AVANTI HSpice pspice，spectre micro microwave: eesoft : hp

　　3.)邏輯綜合(synthesis tools)

　　邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路;將初級(jí)仿真

　　中所沒有考慮的門沿(gates delay)反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行

　　再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。

　　2。FPGA和ASIC的概念，他們的區(qū)別

　　答案：FPGA是可編程ASIC。

　　ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一

　　個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。

　　與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)

　　計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。

　　3。LATCH和DFF的概念和區(qū)別

　　4。用DFF實(shí)現(xiàn)二分頻。

　　5。用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。

　　6。給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡(jiǎn))。

　　7。用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。

　　8。給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入，

　　使得輸出依賴于關(guān)鍵路徑。

　　9。A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0

　　多，那么F輸出為1，否則F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。

　　10. a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0

　　例如a： 0001100110110100100110

　　b： 0000000000100100000000

　　請(qǐng)畫出state machine

　　11. 請(qǐng)用RTL描述上題state machine

　　12.為了實(shí)現(xiàn)邏輯(A XOR B)OR (C AND D)，請(qǐng)選用以下邏輯中的一種，并說明為什么?

　　1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR()

　　答案：NAND

　　部分科廣試題應(yīng)聘IC版圖設(shè)計(jì)engineer的部分試題：

　　1、畫出Y=A*B+C的cmos電路圖;

　　2、什么叫Latchup?

　　3、什么叫窄溝效應(yīng)?

　　4、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。